EMC/es
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Este controlador permite la comunicación (conexión) entre el procesador y las memorias estática, NAND flash y DRAM.
Interfaz de cada memoria:
• Memoria estática
Interfaz directa con la ROM, SRAM y NOR flash. Soporta la selección de 4 diferentes bancos de memoria CS4~1#. Cada banco puede ser configurado por separado. El tamaño y la base de las direcciones de los bancos de memoria son programables.
La memoria estática contiene las siguientes señales:
• Four chip selects, CS4~1# • 22 señales de dirección, A22-A0 • 1 read enable, RD# • 1 write enable, WE# • 4 byte enable, BE3~1# • 1 wait pin, WAIT#
• NAND flash
Presente en CS4~CS1, compartidas con los bancos de la memoria estática bank4~bank1. Compatible con otras memorias NAND (con ancho de bus de 8 bits y 16 bits). Sistema de corrección de errores ECC (Hamming y RS). Soporte de lectura, borrado y programación. Se puede realizar el boot del sistema a través de esta memoria.
• SDRAM
Soporta la selección de solo un banco de memoria DCS#. Soporta ancho de bus 16 y 32 bits. Soporta funciones de auto-refresco. El tamaño y la base de las direcciones de los bancos de memoria son programables. Permite el modo de bajo consumo de potencia.
La memoria SDRAM contiene las siguientes señales:
• 1 chip select, DCS# • 4 señales byte mask, DQM3~0# • 15 señales que multiplexan bank/row/column, A14-A0 • 1 write enable, RD/WR# • 1 column-address strobe, CAS# • 1 row-address strobe, RAS# • 1 clock enable, CKE • 1 clock, CKO
La siguiente tabla indica el espacio de memoria de las direcciones.
Una vez que el sistema se restablece (reset) su configuración es la que se muestra en la siguiente tabla.
A continuación se presentan algunos diagramas que ilustran la conexión de las memorias con el procesador.
Ejemplo de la conexión entre el procesador y la memoria NAND flash de 8 bits.
Ejemplo de la conexión entre el procesador y la memoria SDRAM 512K x 16-bit x 2-bank.
== OD-EF ==
