Analizador lógico 2010
[edit] Descripción General
El proyecto referido descrito en la presente página tiene como marco el desarrollo y evaluación de los conocimientos adquiridos en la asignatura Electrónica Digital II, ofrecida para la carrera de Ingeniería Electrónica, de la Universidad Nacional de Colombia sede Bogotá.
La propuesta presentada por Juan Sebastián Valencia S. y Andrés A. Ariza H., creadores de la presente página, consiste en el diseño e implementación de un analizador lógico, cuyo ancho de banda y frecuencia maxima de operación serán definidos más adelente, una vez se conozcan las limitaciones de la tarjeta de desarrollo a utilizar, que para el presente semestre (2010-II) será la tarjeta SIE. La señal de salida será visualizada en una pantalla LCD y la entrada del sistema contendrá un circuito de protección, para evitar riesgos por errores en la conexión de las puntas de obtención de señal.
[edit] Diagrama de bloques control y periféricos
[edit] Cronograma
El siguiente es el cronograma de actividades a desarrollar en el semestre. Los avances en el proyecto serán colocados en esta página dentro de las fechas estipuladas.
| Semana | Fecha | Actividad |
|---|---|---|
| S1 | 16 - 22 de agosto | Presentación de propuesta |
| S2 | 23 - 30 de agosto | Adquirir componentes |
| S3 | 31 agosto- 06 septiembre | Diseño de PCB |
| S4 | 7 - 14 septiembre | Prueba y ensamble de PCB |
| S5 | 15 - 22 septiembre | Comunicación FPGA con PCB |
| S6 | 23 - 30 septiembre | Avance 1 |
| S7 | 1 - 8 octubre | Acondicionamiento de señales |
| S8 | 9 - 17 octubre | Manejo Trigger |
| S9 | 18 - 25 octubre | Manejo memorias FIFO |
| S10 | 26 de octubre - 2 de noviembre | Avance 2 |
| S11 | 3 - 10 de noviembre | Manejo de LCD |
| S12 | 11 - 18 de noviembre | Prueba montaje y cálculo de gastos |
| S13 | 19 - 26 de noviembre | Entrega final |
