Analizador Lógico 2010

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Contents

[edit] Calificación

Porcentaje Presentación 20% Informe 30% Funcionamiento 50%
1 Entrega 10% 1 1 1
2 Entrega 30% 0 0 0
3 Entrega 40% 0 0 0 No ASISTIERON A LA ENTREGA OCTUBRE 27

[edit] Descripción General

El proyecto referido descrito en la presente página tiene como marco el desarrollo y evaluación de los conocimientos adquiridos en la asignatura Electrónica Digital II, ofrecida para la carrera de Ingeniería Electrónica, de la Universidad Nacional de Colombia sede Bogotá. Los demás proyectos, desarrollados en este semestre, pueden ser encontrados aquí.
La propuesta presentada por Juan Sebastián Valencia S. y Andrés A. Ariza H., creadores de la presente página, consiste en el diseño e implementación de un analizador lógico, cuyo ancho de banda y frecuencia maxima de operación serán definidos más adelente, una vez se conozcan las limitaciones de la tarjeta de desarrollo a utilizar, que para el presente semestre (2010-II) será la tarjeta SIE, usando el procesador integrado en esta y el System on Chip PLASMA. La señal de salida será visualizada en una pantalla LCD y la entrada del sistema contendrá un circuito de protección, para evitar riesgos por errores en la conexión de las puntas de obtención de señal. La adquisición de la señal se hará de forma directa, pasando antes por el módulo de protección, para luego conectar la salida de este módulo a los puertos de la tarjeta de desarrollo. El número de señales de entrada máximo está por definirse.

[edit] Diagrama de bloques analizador lógico


Digrama de bloques AL.jpg
Diagrama de bloques control de periféricos

[edit] Especificaciones del sistema

  • LCD con resolución de 320 x 240 pixeles.
  • El analizador tendrá 8 puntas de prueba y una punta de tierra común.
  • Se almacenarán las señales de entrada por un periodo de 100 ciclos de reloj.
  • El máximo número de señales mostradas en un cuadro de pantalla será de 4. Se podrán seleccionar las entradas que se mostrarán en el LCD por medio de interruptores o usando un pulsador para cambiar de pantalla a las 4 siguientes señales (opcional).
  • Circuito de protección usando diodos Shockley o diodos TVS.
  • La máxima frecuencia medible en las señales de entrada será de 25 MHz debido a las limitaciones del plasma.
  • El disparo (trigger) se hará de forma digital, detectando las señales de entrada y habilitándolas en el bloque hardware de adquisición de señal.
  • La pantalla mostrará información de las señales, como las frecuencias y anchos de pulso.
  • La memoria usada, sin tener en cuenta el gasto de memoria del procesador, se dividirá de la siguiente forma:
  1. Memoria gastada por el LCD: Para el caso del LCD tenemos que por cada pixel se envirán 3 bytes, correspondientes a las señales del rojo, el verde y el azul. La memoria gastada por el LCD sería entonces 320x250x3 = 240k. El tamaño de la memoria puede ser reducida si se fijan valores para dos de la tres señales RGB.
  2. Memoria gastada en adquisición de la señal: Para calcular el gasto de memoria tenemos en cuenta la frecuencia máxima de entrada, el número de puntas de prueba y el tiempo de almacenamiento de las señales de entrada, se debe tener en cuenta también que se almacenarán 2 bits por periodo de la señal de entrada. Los datos se alamacenarán en la memoria en periodos de tiempo equivalentes a 100 ciclos de reloj de la FPGA, recordando que el reloj de la FPGA tiene una frecuencia de 50MHZ, el periodo sería de 2u segundos. Utilizando estos datos en gasto en memoria sería: 25Mx2ux8x2= 800 bits.

[edit] División de tareas hardware y software

Hardware Software
Procesamiento de señal Control de periféricos
Control LCD Elaboración de la interfaz con el usuario
Operaciones entre registros


Adquisición de señal: esta tarea se hará tomando la señal por los puertos de entrada de la tarjeta de desarrollo, luego de que sea pasada por el circuito análogo de protección. Las señales que se obtengan serán sincronizadas con el reloj de la FPGA en un módulo dedicado para esta operación, el cual será programado en hardware.
Procesamiento de señal: esta tarea integra los procesos de lectura de la señal, luego de pasar por el módulo de codificación, y aplicación de contadores sobre la señal, para la generación de pulsos y señales necesarias para el análisis de las entradas y presentación de información al usuario.

Control de periféricos: tarea software que consiste en habilitar y deshabilitar los periféricos según la etapa de procesamiento en la que se esté. También se encarga de enviar o habilitar señales de configuración o registros que puedan ser necesarios para la operación de los periféricos.
Elaboración de la interfaz con el usuario: consiste en la elaboración del esquema de presentación de las señales ante el usuario en el LCD. Esta diseño de apariencia se hará en lenguaje C.
Operaciones entre registros: consiste la utilización de funciones integradas en el Plasma para operar sobre los registros de las señales de entrada, con el fin implementar funciones del analizador lógico.

[edit] Herramientas Software

Las herramientas software a usar en el desarrollo del proyecto son:


[edit] ESQUEMÁTICO CIRCUITO DE ENTRADA DE PROTECCIÓN

ESQUEMÁTICO CIRCUITO DE ENTRADA DE PROTECCIÓN

[edit] PCB CIRCUITO DE ENTRADA DE PROTECCIÓN

PCB DE ENTRADA DE PROTECCIÓN


En este circuito se empleará diodos shockley 1N5158, no el mostrado en el esquemático, sino que se usó debido a que tienen el mismo empaquetamiento.

La PCB de la LCD y memoria serán mostradas en otro diseño, ya que este no se va a realizar en TECNOPARQUE, debido a el diametro de los pines de la LCD.

[edit] Cronograma

El siguiente es el cronograma de actividades a desarrollar en el semestre. Los avances en el proyecto serán colocados en esta página dentro de las fechas estipuladas.

Semana Fecha Actividad
S1 16 - 22 de agosto Presentación de propuesta
S2 23 - 30 de agosto Adquirir componentes
S3 31 agosto- 06 septiembre Diseño de PCB
S4 7 - 14 septiembre Prueba y ensamble de PCB
S5 15 - 22 septiembre Elaboración de diagrama de flujo del analizador lógico
S6 23 - 30 septiembre Avance 1
S7 1 - 8 octubre Acondicionamiento de señales y creación código en C y verilog
S8 9 - 17 octubre Manejo Trigger
S9 18 - 25 octubre Manejo memorias FIFO
S10 26 de octubre - 2 de noviembre Avance 2
S11 3 - 10 de noviembre Manejo de LCD
S12 11 - 18 de noviembre Prueba montaje y cálculo de gastos
S13 19 - 26 de noviembre Entrega final
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